1. 目的

今回は「強化学習」をテーマとして，処理の高速化，回路規模の削減を目指したハードウェア設計を行うことを目的とする．

2．設計環境

Synopsys® Synplify Pro® /Premier

Synopsys® Design Compiler®

Mathworks® MATLAB® /Simulink®

Xilinx Vivado® Design Suite

または設計環境に応じまして，

その他論理合成ツール

RTL hand coding( VHDL or Verilog-HDL)

などの設計環境が挙げられます．