9．SRP詳細構成例

SRPの設計アーキテクチャの典型的な例を説明する。１命令を１クロックサイクルごとに実現する例である。

命令ROMはワードアドレスを入力されると、命令が読みだされるROMを想定している。SRP内部のレジスタファイルで ra1, ra2は２つの読み出し用アドレス信号であり、このアドレスに従って、do1, do2にレジスタの値がそれぞれ読みだされる。 waは書き込みアドレス信号であり、書き込むデータはdinに与えられる。writeRF=1で、Clockの立ち上がりエッジでデータが レジスタファイルに書き込まれる。

レジスタファイルへのデータの書き込みが必要な命令はadd, sub, and, or, lw, sltである。表７にまとめる。

ALUはadd, sub, and, orの演算サポートし、その演算結果(result)が０であるかどうかを調べるフラグ(zero)を計算する。 slt命令では、ALUは減算を実行し、zeroフラグを調べることで、実装可能である。

データRAMへの書き込みが必要な命令はsw命令であり、データRAMの読み出しが必要な命令はlwである。

SRPで△マークはClock入力を意味している。クロックの立ち上りエッジで書き込みが発生する順序回路であり、 △マークのない他の回路はすべて組合せ回路で構成できる。

”＆”はビット連結、”＋”は加算器、”MUX”はマルチプレクサ、”SE”は符号を保存したビット幅の16ビットから32ビットへの 拡張回路である。以下、表8に拡張の例を示す。16ビット表現でのMSBビットを16回左側に延ばせば実現できる。

図７の右上の３入力MUXは分岐に関するものである。３入力の一番上が選択される場合は通常の分岐がない場合 であり、pc値は４ずつインクリメントしている。３入力の中央は無条件分岐に対応している。その前方の“＆”はビットの 接続であり、下記に”00”を連接することにより、４倍を実現している。また、上位のビットの不足分４ビットはもとのPCの 上位ビットをコピーしている。３入力の一番下は、条件付き分岐が成立した（TAKEN）場合である。PC+4+offset*4の計算に なっている。

図８に、３２番地、３６番地、４０番地を実行中の動作波形を示す。ｐｃの値により、Iaddが生成され、命令Instが 命令ROMより取り出されている。命令の各フィールドの値より、ra1, ra2, waが生成されていることがわかる。