10. デザイン仕様

10.1 速度と面積ユニット

以降、様々な関係者に同じ統合ライブラリを使用するのは、不可能です。

• 一つのexor gate delayは、一つのUNIT_DELAYの速度比較に使用します。
• 一つのexor gate area は、一つのUNIT_AREA の面積比較に使用します。
• 一つのexor gate delayの測定の方法
1. 50入力exor gatesを合成してください。
2. 総遅延時間を測定してください。
3. UNIT_DELAYは、総遅延をステージの数で割った値で得られます。
4. UNIT_AREAは総面積をexor gatesの数で割った値で得られます。
• 50入力exorのVHDLコード :parity.vhd
• 統合回路の例 :PDF,PS
• クリティカルパス遅延測定の例 :report timing
• 回路面積測定の例 :report area

前の例により、総遅延を7.17[ns]と6ステージとすると、7.17/6 = 1.195[ns]が速度のUNIT_DELAYです。このUNIT_DELAYで回路速度を正規化してください。

例により、総セル面積は147.0と49個のEXORゲートとすると、147.0/49 = 3.0がUNIT_AREAになります。このUNIT_AREAで回路面積を正規化してください。

10.2 RAM/ROMの使用上の注意

多くの設計候補の中で簡単な比較をするには、以下のガイドを使用してください:

• H/WマクロRAMを使用しないでください。 合成可能RAM記述を使用してください、そして、Flip-flopsを使用してRAMを合成してください。
• デザインに合成可能RAMを使用できないなら、レポートに明確に理由を述べてください。
• H/WマクロROMを使用しないでください。 ROMは組み合わせ論理で合成されています。